Нейросети ускорили SPICE-симуляцию 3-нм транзисторов до 8 раз

Исследователи TU Munich разработали нейросетевые модели транзисторов для 3-нм нанолистов и применили их к характеризации библиотеки стандартных ячеек. Ошибка по задержке составила менее 0,11%, по мощности — 0,76%, а время симуляции сократилось до 8 раз по сравнению с BSIM-CMG.

• Ошибка NN-модели: <0,11% по задержке и 0,76% по мощности
• Характеризация библиотеки ячеек ускорилась до 8 раз
• Модели проверены на аналоговых и цифровых схемах
• Работа опубликована на arXiv в октябре 2026 года